通俗的说就是verilog把你想要的电路通过硬件语言的方式描述成开发软件能识别的语言 ， 开发软件知道了你想要什么电路再通过综合出网表 ， 这个网表是fpga里面的资源的布局布线图 ， 最后工具通过这个网表对fpga进行写入操作通俗吧 。
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