【什么是verilog】可综合指那些可以综合成FPGAASIC中某种结构的语言要素而不可综合则主要用于设计的验证仿真比如流行的quartusII软件只支持可综合的verilog语言 ， 因为它编译分配时使用已有的逻辑器件 ， 如cyclone等等 。
1在Verilog中 ， 代码以module为一个模块 ， 我们在v文件头部和尾部分别输入module+模块名和endmodule即可2在module模块名后 ， 我们需要对模块的输入输出端口进行定义 ， 输入相应参数即可3在Verilog中 ， 有三种数据类型 ， 一；RTL级 ， register transfer level ， 指的是用寄存器这一级别的描述方式来描述电路的数据流方式而Behavior级指的是仅仅描述电路的功能而可以采用任何verilog语法的描述方式鉴于这个区别 ， RTL级描述的目标就是可综合 ， 而行为级描述；Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种件描述语言 ， 它是由GDAGateway Design Automation公司的PhilMoorby在1983年末首创的 ， 最初只设计了一个仿真与验证工具 ， 之后又陆续开发了相关的故障模拟与时序分析；1Verilog HDL是一种硬件描述语言 ， 通俗来讲 ， 这种语言是为了描述一个电路甚至一 个电路系统而诞生为什么要诞生这么一种语言 ， 能干嘛呢众所周知 ， 每一种工具语言的诞生都是为了便于更加方便的实现或者解决现实世界中存在；综合就是把你写的rtl代码转换成对应的实际电路比如你写代码assign a=bcEDA综合工具就会去元件库里拿一个二输入与门出来 ， 然后输入端分别接上b和c ， 输出端接上a 假如你写了很多这样的语句 assign a=bcassign c=e 。
不需要知道概念以及定义 ， 只需要知道他在做什么就可以了FPGA不是死记硬背 综合 你写完verilog之后 ， 其实是你已经完成了硬件的描述 ， 但是FPGA毕竟是硬件 ， 他是不能直接知道你这个语句是描述的一个什么具体的器件的 ， 是一；verilog是逻辑电路设计的一种编程语言 和VHDL比起来灵活性更高 ， 应用更广可以参考htm；1vhdlvhdl是一种用于电路设计的高级语言2verilogverilog的为二用途不同 1vhdlvhdl主要用于描述数字系统的结构 ， 行为 ， 功能和接口2verilogverilog以文本形式来描述数字系统硬件 ， 可以表示逻辑电路图；verilog是一种硬件编程语言 ， 广泛应用于ic设计 ， fpga编程altera是一家fpga厂商；ltlt和是 移位运算符 ， xltlty的意思就是把x按照位左移y位比如x = 1100 1010 ， y = 2那么x ltlt y = 1100 1010 00同理就是右移啦 ， 一样的在verilog中 ， 因为FPGA不太好实现乘除之类的运算 ， 所以有时会用；1意思不一 vhdl是一种用于电路设计的高级语言verilog是一种硬件描述语言2来源不一 vhdl诞生于1982年 ， 来自ADAverilog是由Gateway设计自动化公司的工程师于1983年末创立 ， 来自C语言3层次不一 vhdl语法；首先搞清楚 ， verilog不是用来编程的软件语言 ， 不要老想着与CC++对比其二 ， verilog是用来描述硬件的 ， 也就是说你要做什么硬件 ， 先要在脑筋里想好 ， 做到胸有成竹以后 ， 再用verilog描述出来有了以上概念 ， 再来可以告诉你 。
一verilog位宽的概念verilog语法上不要求一致 赋值语句等号右端位宽大则截位 位宽少则补0高位补零位宽是显存在一个时钟周期内所能传送数据的位数 ， 位数越大则瞬间所能传输的数据量越大 ， 这是显存的重要参数之一；我尽量用简单的语言说明一下编译对文本描述的verilog语言进行分析并进而转化为能够供下载到FPGA为了跟你所问的问题相对应 ， 此处就针对FPGA等可配置器件流程展开回答 ， 本来verilog也可以用于ASIC专用集成电路设计的它 。
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